何為高速?這是考慮高速問題的基礎(chǔ)，也是許多硬件工程師會問的一個問題。隨著時代的發(fā)展，電子設(shè)計工程師們慢慢地也達成了共識一一信號的邊沿速率是決定高速問題的關(guān)鍵，當信號的上升時間和傳輸延時能類比時，即為高速電路。盡管PCB上的電路各式各樣，但對設(shè)計而言總是有些通用的原則可以遵守。

1．阻抗匹配原則

阻抗失配是引起反射，從而帶來許多高速問題的根源，常規(guī)來說：一個沒有進行阻抗匹配子，什么高速問題都無從談起。由此設(shè)計原則衍生了以下高速PCB板設(shè)計要求：

(1)針對端接匹配設(shè)計，合理布局。在PCB布局布線時首先確定電子元器件在PCB上的位置，然后設(shè)計電源線、地線和高速信號線，最后設(shè)計普通的信號線。

(2)少打過孔，過孔會使重要的阻抗不連續(xù)。

(3)層疊設(shè)置合理，保證信號換層之后阻抗一致，同時兼顧性能和價格。

(4)注意走線拐角，900和銳角會帶來阻抗不連續(xù)。

(5)走線等寬，在BGA(球柵陣列結(jié)構(gòu)的PCB)和高速連接器范圍可以局部減小線寬，這些區(qū)域也是阻抗不連續(xù)點。

(6)差分布線等間距，控制差分阻抗一致。

(7)注意信號跨分割，除了回流問題外，跨分割位置也是阻抗不連續(xù)點。

2．抑制干擾原則

干擾包括板子內(nèi)布線、元器件等的相互干擾，也包括外部電磁環(huán)境的干擾。

(1)走線3W原則，保證線間距。

(2)20H準則，抑制信號對板外的輻射。

(3)可能的情況下，盡量減少信號層和參考平面之間的距離。

(4)注意層間干擾，避免相鄰層平行布線。

(5)可能的情況下，減小同層平行布線的長度，可以在布線完成后進行優(yōu)化。

(6)關(guān)注快速上升邊沿的信號，如時鐘和高速信號。

(7)關(guān)注弱小信號，如復位、模擬信號，注意不要被干擾。

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