一、電子元器件走線方式  

1 )時(shí)鐘的布線：  

時(shí)鐘線是對(duì)EMC影響最大的因素之一。在時(shí)鐘線上應(yīng)少打過孔，盡量避免和其它信號(hào)線并行走線，且應(yīng)遠(yuǎn)離一般信號(hào)線，避免對(duì)信號(hào)線的干擾。同時(shí)應(yīng)避開板上的電源部分，以防止電源和時(shí)鐘互相干擾。  

如果板上有專門的時(shí)鐘發(fā)生芯片，其下方不可走線，應(yīng)在其下方鋪銅，必要時(shí)還可以對(duì)其專門割地。對(duì)于很多芯片都有參考的晶體振蕩器，這些晶振下方也不應(yīng)走線，要鋪銅隔離。  

2) 直角走線：  

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標(biāo)準(zhǔn)之一，那么直角走線究竟會(huì)對(duì)信號(hào)傳輸產(chǎn)生多大的影響呢?  

從原理上說，直角走線會(huì)使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實(shí)不光是直角走線，頓角，銳角走線都可能會(huì)造成阻抗變化的情況。  

直角走線的對(duì)信號(hào)的影響就是主要體現(xiàn)在三個(gè)方面： 拐角可以等效為傳輸線上的容性負(fù)載，減緩上升時(shí)間;阻抗不連續(xù)會(huì)造成信號(hào)的反射;直角尖端產(chǎn)生的EMI。  

3) 差分走線：  

差分信號(hào)(Differential Signal)在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)。  

定義：通俗地說，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過比較這兩個(gè)電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號(hào)的那一對(duì)走線就稱為差分走線。  

差分信號(hào)和普通的單端信號(hào)走線相比，最明顯的優(yōu)勢(shì)體現(xiàn)在以下三個(gè)方面：  

抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號(hào)的差值，所以外界的共模噪聲可以被完全抵消。  

能有效抑制EMI，同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的電磁場(chǎng)可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。  

時(shí)序定位精確，由于差分信號(hào)的開關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通單端信號(hào)依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號(hào)的電路。  

目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號(hào)技術(shù)。  

對(duì)于PCB工程師來說，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢(shì)。也許只要是接觸過Layout的人都會(huì)了解差分走線的一般要求，那就是“等長(zhǎng)、等距”。  

等長(zhǎng)是為了保證兩個(gè)差分信號(hào)時(shí)刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線的要求之一。

二、電子元器件布線規(guī)則

1) 走線的方向控制規(guī)則：  

即相鄰層的走線方向成正交結(jié)構(gòu)。避免將不同的信號(hào)線在相鄰層走成同一方向，以減少不必要的層間竄擾;當(dāng)由于板結(jié)構(gòu)限制(如某些背板)難以避免出現(xiàn)該情況，特別是信號(hào)速率較高時(shí)，應(yīng)考慮用地平面隔離各布線層，用地信號(hào)線隔離各信號(hào)線。  

2) 走線的開環(huán)檢查規(guī)則：  

一般不允許出現(xiàn)一端浮空的布線(Dangling Line)， 主要是為了避免產(chǎn)生"天線效應(yīng)"，減少不必要的干擾輻射和接受，否則可能帶來不可預(yù)知的結(jié)果。  

3) 阻抗匹配檢查規(guī)則：  

同一網(wǎng)絡(luò)的布線寬度應(yīng)保持一致，線寬的變化會(huì)造成線路特性阻抗的不均勻，當(dāng)傳輸?shù)乃俣容^高時(shí)會(huì)產(chǎn)生反射，在設(shè)計(jì)中應(yīng)該盡量避免這種情況。  

在某些條件下，如接插件引出線，BGA封裝的引出線類似的結(jié)構(gòu)時(shí)，可能無法避免線寬的變化，應(yīng)該盡量減少中間不一致部分的有效長(zhǎng)度。  

4) 走線長(zhǎng)度控制規(guī)則：  

即短線規(guī)則，在設(shè)計(jì)時(shí)應(yīng)該盡量讓布線長(zhǎng)度盡量短，以減少由于走線過長(zhǎng)帶來的干擾問題，特別是一些重要信號(hào)線，如時(shí)鐘線，務(wù)必將其振蕩器放在離器件很近的地方。  

對(duì)驅(qū)動(dòng)多個(gè)器件的情況，應(yīng)根據(jù)具體情況決定采用何種網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)。  

5) 倒角規(guī)則：  

PCB設(shè)計(jì)中應(yīng)避免產(chǎn)生銳角和直角， 產(chǎn)生不必要的輻射，同時(shí)工藝性能也不好。  

6) 器件去耦規(guī)則：  

在印制版上增加必要的去耦電容，濾除電源上的干擾信號(hào)，使電源信號(hào)穩(wěn)定。  

在多層板中，對(duì)去耦電容的位置一般要求不太高，但對(duì)雙層板，去藕電容的布局及電源的布線方式將直接影響到整個(gè)系統(tǒng)的穩(wěn)定性，有時(shí)甚至關(guān)系到設(shè)計(jì)的成敗。  

在雙層板設(shè)計(jì)中，一般應(yīng)該使電流先經(jīng)過濾波電容濾波再供器件使用。  

在高速電路設(shè)計(jì)中，能否正確地使用去耦電容，關(guān)系到整個(gè)板的穩(wěn)定性。